職務概要
シニア・デジタル・デザイナーは、複雑なデジタル回路とシステムの設計と検証を担当します。この職務は、アーキテクチャ設計、RTLコーディング、合成、タイミングクロージャを含むデジタル設計プロセスの完全なオーナーシップを伴います。デジタル設計手法の豊富な経験、検証プロセスの深い理解と協調的なチーム環境での業務遂行能力が求められます。また、チームのシニアメンバーとして、若手エンジニアの指導や技術的なリーダーシップも発揮していただきます。

主な責務

• RTL設計：様々なSoCまたはFPGAベースのプロジェクトのアーキテクチャ設計、RTLコーディング（Verilog/SystemVerilog/VHDL）、デジタルブロックの合成をリードする。
• 設計検証：検証チームと協力し、テストベンチの開発やシミュレーションベースの検証を含む検証計画を定義し、実施する。
• 合成とタイミングクロージャー： デザイン合成とタイミング解析を実行し、デザインがパフォーマンス、消費電力、面積の目標を満たすことを確認します。
• デザインレビュー：設計とコードのレビューに参加し、設計の品質と効率を向上させるためのフィードバックとガイダンスを提供する。
• 機能横断的コラボレーション：アナログ／ミックスドシグナルエンジニア、ソフトウェアチーム、フィジカルデザインチームと密接に連携し、デジタルデザインのシームレスな統合と機能性を確保する。
• ポストシリコン検証：シミュレーション結果をシリコンの性能と相関させ、問題を解決することで、シリコン後の検証とデバッグをサポートします。
• メンターシップ若手デザイナーに技術的なリーダーシップと指導を提供し、彼らの役割の成長とデザインスキルの向上を支援する。
• 文書化：設計仕様書、検証計画書、その他の関連資料を適切に文書化する。

主な資格

• 電気工学、マイクロエレクトロニクス、または関連分野の学士号。修士号／博士号があれば尚可。
• 7年以上のデジタル設計経験（RTL設計、検証、合成を含む
• 高度なプロセスノードで複数のテープアウトを成功させた実績がある。
• Verilog、SystemVerilog、VHDLなどのハードウェア記述言語（HDL）に精通していること。
• 合成ツール（Synopsys Design Compilerなど）やタイミング解析ツール（PrimeTimeなど）の使用経験が豊富。
• FSM、パイプライン、クロックゲーティング、低消費電力設計技術など、デジタル設計のコンセプトを理解していること。
• 高度な検証手法（UVMなど）やツール（Mentor Questa、Cadence Xceliumなど）に精通していること。
• 先端プロセス技術（28nm、14nm、FinFETなど）の実務経験。
• DFT（Design for Test）技術とスキャン挿入を理解している。
• FPGAベースの設計およびプロトタイピングに精通していれば尚可。

あると嬉しいスキル

• 低消費電力設計手法の経験
• インターフェイスプロトコル（I2C、SPI、USB、PCIeなど）の知識。
• 高位合成（HLS）とシステムレベルのモデリングに精通している。